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Virtualclock怎么使用

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什么是virtual clock

指的是沒(méi)有定義source(時(shí)鐘源)的時(shí)鐘。通常用于對(duì)interface timing的約束,相關(guān)的sdc命令為set_input_delay set_output_delay。(相對(duì)應(yīng),定義了source(時(shí)鐘源)的時(shí)鐘,就是real clock)

示例:

create_clock -name VCLK -period 10

為什么要用virtual clock

簡(jiǎn)單的說(shuō),設(shè)置virtual clock的好處就是可以在不影響real clock的情況下,指定clock的clock network delay。

Virtual clock怎么使用

我們知道,clock latency包括了clock source latency和clock network delay。當(dāng)BLOCK中沒(méi)有做clock tree 的時(shí)候,clock network delay 等于0, 這時(shí)候,RegA到PORT這個(gè)path來(lái)說(shuō),用virtual clock還是用real clock, 效果都是一樣的。

但是,當(dāng)BLOCK到了CTS階段后,因?yàn)橛蠦LOCK內(nèi)部有clock network delay的存在,而RegB僅僅是個(gè)虛擬的寄存器,他的clock tree是不存在的,因此,clock network delay也就是0,這就會(huì)導(dǎo)致 RegA 到 PORT的timing path變得過(guò)于嚴(yán)格(與之相反,input 到 內(nèi)部寄存器的path的setup check就會(huì)過(guò)于樂(lè)觀)。那么我們可以對(duì)RegB設(shè)source latency。然而不幸的是,如果用的是real clock, 那么必然會(huì)導(dǎo)致RegA的clock的source latency也相應(yīng)的改變。這時(shí)候就體現(xiàn)出了virtual clock的好處。

示例:用virtual clock對(duì)PORT加約束

set_output_delay -clock [get_clocks VCLK] -max 1 [get_port PORT] -add

假設(shè)我們對(duì)于RegB 用的virtual clock(如示例),在CTS之后,就可以對(duì)VCLK加上latency:set_clock_latency -clock VCLK $clock_network_delay。

而對(duì)于real clock,在CTS之后,都要由ideal clock設(shè)為propgated     clock(set_propagated_clock), 這樣,對(duì)于real clck,是不能夠用set_clock_latency設(shè)置clock network delay的。

當(dāng)然,用real clock也是有辦法解決這個(gè)問(wèn)題的,那就是修改input delay或者output delay。對(duì)于Figure1, 可以將output delay 減少 clock network delay一樣的數(shù)值。

由于現(xiàn)在的PR工具都會(huì)在CTS之后自動(dòng)進(jìn)行update io latency的動(dòng)作,我們完全沒(méi)有非要用一個(gè)real clock,然后自己去在CTS之后去修正port的input delay或者output delay。

到此,關(guān)于“Virtual clock怎么使用”的學(xué)習(xí)就結(jié)束了,希望能夠解決大家的疑惑。理論與實(shí)踐的搭配能更好的幫助大家學(xué)習(xí),快去試試吧!若想繼續(xù)學(xué)習(xí)更多相關(guān)知識(shí),請(qǐng)繼續(xù)關(guān)注創(chuàng)新互聯(lián)網(wǎng)站,小編會(huì)繼續(xù)努力為大家?guī)?lái)更多實(shí)用的文章!

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