用與非門設(shè)計(jì)一個(gè)4位代碼的的數(shù)字鎖

五千以上，一般般的四位的可以到三四千，

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依題意列出邏輯表達(dá)式再化簡(jiǎn)。

開鎖：

Y1 = ABC + AB + A + B

= A(BC + B + 1) + B

= A + B

電路邏輯是二輸入端或門，用與非門設(shè)計(jì)就是輸入低電平有效，輸出高電平有效的或門。

報(bào)警：

Y2 = C （ABC 同時(shí)按下除外）

擴(kuò)展資料：

與非門是與門和非門的結(jié)合，先進(jìn)行與運(yùn)算，再進(jìn)行非運(yùn)算。與非運(yùn)算輸入要求有兩個(gè)，如果輸入都用0和1表示的話，那么與運(yùn)算的結(jié)果就是這兩個(gè)數(shù)的乘積。如1和1（兩端都有信號(hào)），則輸出為0；1和0，則輸出為1；0和0，則輸出為1。與非門的結(jié)果就是對(duì)兩個(gè)輸入信號(hào)先進(jìn)行與運(yùn)算，再對(duì)此與運(yùn)算結(jié)果進(jìn)行非運(yùn)算的結(jié)果。簡(jiǎn)單說，與非與非，就是先與后非。

參考資料來源：百度百科-與非門

用集成二進(jìn)制譯碼器74LS138和與非門74LS20實(shí)現(xiàn)邏輯函數(shù)F1、F2，要求：

Y1 = A' B' + ABC’；

把74LS138的三個(gè)輸入選擇信號(hào)對(duì)應(yīng)為 A、B、C；則C B A 輸出

0 0 0 --- y0=0

1 0 0 --- y4=0

0 1 1 --- y3=0

Y1 = A' B' + ABC’ = A' B' C' + A' B' C + ABC’；== Y1 = y0' + y4' + y3' =（y0 y4 y3）' ；也就是用一個(gè)三輸入與非門，連接74LS138的 y0 y4 y3 輸出端即可；

或：

y=(A'+B)(A+B')(C+B'C')由邏輯函數(shù)的吸收律y=(A'+B)(A+B')(C+B'C')=(A'+B)(A+B')(C+B')

先轉(zhuǎn)換成最簡(jiǎn)與或式y(tǒng)=(A'+B)(A+B')(C+B'C')=(A'+B)(A+B')(C+B')=(A’B’+AB)(C+B’)=A’B’

C+ABC+A’B’(再化簡(jiǎn))=A’B’+ABC轉(zhuǎn)換與非-與非式Y(jié)=(y’)’=[(A’B’+A

擴(kuò)展資料：

7442為二—十進(jìn)制譯碼器，具有4個(gè)輸入端和10個(gè)輸出端。輸入信號(hào)采用8421BCD碼，二進(jìn)制數(shù)0000—1001與十進(jìn)制數(shù)0—9對(duì)應(yīng)。當(dāng)輸入超過這個(gè)范圍是無效，10個(gè)輸出端均為高電平。7442電路沒有使能端，因此只要輸入在規(guī)定范圍內(nèi)，就會(huì)有一個(gè)輸出端為低電平。

圖5位BCD—七段顯示譯碼器電路，LED數(shù)碼管將顯示與BCD碼對(duì)應(yīng)的十進(jìn)制數(shù)0—9。因?yàn)轱@示譯碼器電路輸出高電平，所以應(yīng)該采用共陰極LED數(shù)碼管。

編碼與譯碼的過程剛好相反。通過編碼器可對(duì)一個(gè)有效輸入信號(hào)生成一組二進(jìn)制代碼。有的編碼器設(shè)有使能端，用來控制允許編碼或禁止編碼。

參考資料來源：百度百科-譯碼器

用verilog語言編寫cmos與非門和或非門電路的代碼

module nand(a,b,zn);//module名稱、端口

input a,b;//輸入端口

ouput zn;//輸出端口

wire zn；//輸出端口類型

assign zn=！（ab）;//邏輯：非！與

endmodule

這是與非 或非仿寫就行了 多看看語法

標(biāo)題名稱：與非門java代碼 與非門實(shí)現(xiàn)其他門
文章起源：http://chinadenli.net/article0/ddgseio.html

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